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RISC-V 双周简报 (2017-11-09)

要点新闻:

RV新闻

RISC-V基金会的会员过百

由于这三季公司们的加入,最近RISC-V基金会的会员数量超过一百了!基金会裡来自Nvidia, Microsemi, NXP, Bluespec, Google的Board of Director们也都表示非常期待RISC-V之后的发展! 期待能看到越来越多关于RISC-V的产品和进展。

Link: RISC-V Ecosystem Surpasses 100 Members Globally, Paving the Way for the Next 50 Years of Computing Design and Innovation

RISC-V port 进入 linux-next !!!

经过好几个月的努力,RISC-V port 终於进入linux-next了。恭喜所有contributor。期待早日看到合并主线!

Link: LKML

RISC-V 开源生态圈更新

RTEMS 的 RISC-V Port upstreamed

Hesham 最近在 sw-dev上宣布了RTEMS (一个RTOS)upstream 的消息。看起来越来越多RTOS支援RISC-V了。

Link: RISC-V RTEMS port is Upstream

OCaml 的 RISC-V backend

Nicolás 在OCaml user list 中公佈了 RISC-V backend for OCaml 4.06 已经完成的消息。

Link: RISC-V OCaml 4.06

lld (LLVM Linker) for risc-v

Andes Technology 最近在mailing list上开源了他们针对 RISC-V 的LLD实作。这次的实作支援了基本的relocation, PIC/PIE 和 TLS。期待早日看到完整的LLVM port!

Link: RISC-V port of lld

技术讨论

利用FPGA加速cycle-accurate RTL级硬件仿真

在最近的CARRV会议上,加州伯克利的处理器研究小组发表了他们利用firrtl自动生成使用FPGA运行的cycle-accurate仿真平台。 自动生成的FPGA硬件仿真相比现在最高速的cycle-accurate处理器仿真程序快3倍。 其原理大概是利用FIRRTL自动拆解RTL硬件描述,生成解耦和的时间报文通讯,从而用硬件来处理被仿硬件的行为和延时。 该仿真平台已被用于仿真Rocket-Chip和BOOM,并同时支持部署到Amazon AWS的F1实例上(FireSim)。 论文没有透露更仔细的硬件细节,不过所有的源码应该已公开。

mcycle, minsret 和 mtime (三个跟效能和时间有关的CSR)

最近在Mailing list上,有两个关于mcycle的讨论。简单的想起来,mcycle是在数cycle,minsret是在数 retire的指令数,mtime则是指真正的时间。但在各种设计下,还是会出现许多有趣的问题和情况。小编在这裡整理几个如下:

这些都是很有趣的问题。详细的讨论可以看这两个链接:

RISC-V 的 code model 整理 (Palmer 的 All aboard blog part 4)

在part4中,Palmer向我们介绍了RISC-V的code model。Code model是什麽呢? Code model决定了在编译时要使用哪几个 addressing mode。使用不同的addressing mode,会导致linker 有不同的限制。譬如在 Medlow模式中,只能在 +- 2GiB的绝对位址裡定址。

目前RISC-V的 gcc只支援两种模式,Medlow和Medany,而 Medlow被设定成预设的code model。它们所产生的指令 pair 和范围如下:

更多细节请参考Palmer的blog:What does -mcmodel=medlow mean?

RISC-V GCC的 multi-lib support (Palmer 的 All aboard blog part 5)

在part5中, Palmer继续介绍了RISC-V multi-lib的支援。RISC-V是一个modular ISA,所以可以用很多种ABI和指令集组合来编译。在前半段中,Palmer介绍了在工程上如何用 RISC-V的 python script 来产生各种组合。后半段,则是介绍了各种组合背后的逻辑和重要性。在一般embedded的应用中,Palmer他们选出了八种组合。以下列出几个代表:

至于Linux的toolchain,他们则是选出了四个代表,也就是 32/64bit 和 hard float/soft float 配对所产生的四种组合。看起来,multilib背后的逻辑和工程还真不简单。好险很多路都被踩过了: )

更多细节可参考Palmer的blog:All Aboard, Part 5: Per-march and per-mabi Library Paths on RISC-V Systems

代码更新

Spike 反汇编识别Q扩展指令

spike-dasm是Spike提供的将机器二进制码翻译成可读汇编代码的工具,经常被使用于翻译Rocket-Chip仿真所生成的指令记录文件。 现在spike-dasm可翻译RISC-V的Q扩展指令集(128比特浮点运算)。

安全点评

微群热点

实用资料

RISC-V 相关文献搜集页面

随着研究RISC-V的公司和研究机构越来越多,RISC-V相关的论文也慢慢出现在各大会议。 为了总结和归类这些相关文献,CNRV现在有了参考文献搜集页面:https://cnrv.io/papers

也欢迎大家补充遗漏的文献。

行业视角

有趣的RV新闻和讨论

“Arm vs RISC-V: War of the platforms” by prakash

在这篇文章中,Prakash用 Paas 的角度,比较了ARM 及 RISC-V的优缺点,并提议双方可做的下一步。

Link: Arm vs RISC-V: War of the platforms

“An ARM killer from IIT, Madras?” by Sriram Sharma

这篇新闻详细的介绍了印度Shakti processor的背景和他们的努力。

Link: An ARM killer from IIT, Madras? Meet the brains behind India’s ambitious processor project

市场相关

Flex Logic 的 eFPGA IP 加入 SiFive 的 DesignShare program

继上次 Lauterbach 和 Seggar後,SiFive加入了跟 Flex Logic的合作。

Link: Flex Logix makes eFPGA available for SiFive design environment

eMemory 的 NVM IP 加入 SiFive 的 DesignShare program

力旺(eMemory)的 NVM IP也加入 SiFive 的 DesignShare program了。

Link: SiFive and eMemory Bring Embedded Memory to the DesignShare Economy to Accelerate Development of RISC-V Silicon

CNRV社区活动

CNRV网站更新

暴走事件

十一月

十二月

二月

招聘简讯

SiFive 招聘工程师

SiFive是从加州伯克利孵化出来的创业公司,是rocket-chip的主要维护者并基于rocket-chip开发Freedom SoC。 现在SiFive准备进一步扩张,寻求能在美国加州San Mateo工作的各类工程师。招聘信息:https://t.co/7Z7MJiMxwh

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整理编集: 宋威、黄柏玮、郭雄飞


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