CNRV

[CH002] CNRV Chisel挑战赛: Asynchronous FIFO

题目

请用chisel实现一个异步FIFO~

要求：在电路正确且最优的情况下简洁、易懂、注释充分，且生成的Verilog HDL可读性好，易于调试和追踪，且能够很方便的被集成。完整的规格书、文档和测试都在评分的范围内。

参考

• Simulation and Synthesis Techniques for Asynchronous FIFO Design
• AsyncQueue in rocket-chip
• repo: dpretet/async_fifo

优胜者将获得奖金不少于200元人民币，不排除若干人平分奖金的情况。

2020年9月25日晚上12点提交截止。

请投稿gist link或git repo link至 xfguo@xfguo.org。

有意资助优胜者奖金的也请联系xfguo@xfguo.org。