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RISC-V 双周简报 (2017-11-23)

要点新闻:

RV新闻

RISC-V正式合并Linux主线代码

自从2017年5月开始,Palmer Dabbelt 通过了6个月的努力终于在第9个回合,将RISC-V 针对linux硬件架构的代码合并到了主线。换句话说,从Linux v4.15开始,主线正式开始部分的支持RISC-V硬件架构。这个是自GCC和binutils合并主线后,RISC-V在基础架构上另一个一重大推进。Palmer表示,他们公司下一步会往 glibc 推进。

2017年”EE Times Silicon 60: Startups to Watch”中包含3家RISC-V相关的公司

每年EE Times都会推选出60家“Startups to Watch”芯片公司。今年的watchlist刚刚出炉,这其中有3家RISC-V相关的芯片公司。

分别是:SiFive、Esperanto Technologies Inc.、Minima Processor Oy。

SiFive Inc. (San Mateo, Calif.) was founded in 2015 by creators of the free and open RISC-V processor architecture as a reaction to the end of conventional transistor scaling and escalating chip design costs. SiFive’s mission is to bring the power of open-source and agile hardware design to the semiconductor industry. www.sifive.com

Esperanto Technologies Inc. (Los Altos, Calif.) was founded in 2014 by CEO Dave Ditzel, a chip industry veteran well-known as a chip designer previously with Intel and Sun Microsystems and as founder of code-morphing startup Transmeta. Esperanto is developing a multithreaded RISC-V processor and includes former employees of Eltechs, a Russian developer of binary translators for running x86 programs on ARM processors. www.esperantotech.com

Minima Processor Oy (Oulu, Finland) founded in April 2016 to develop sub-threshold voltage processors based on technology developed by VTT Technical Research Centre of Finland Ltd. and the universities of Aalto and Turku. Minima was a founding partner in the RISC-V open hardware foundation. Minima’s techniques can be used to optimize processor voltage and frequency operating points dynamically although the company also advocates the use of sub-threshold voltage operation. Minima’s clocking is adaptive synchronous rather than asynchronous. Minima provides a middleware stack with its hardware that provides compatibility with dynamic voltage and frequency scaling (DVFS) regimes. www.minimaprocessor.com

Link: http://t.cn/RYUbXyL

技术讨论

多核如何启动

如果一个SMP系统中有多个处理器核(hart),这些核如何启动,以及顺序如何? 这其实是一个比较复杂的问题。多核系统的启动往往伴随着调整锁相环、时钟、供电电压等等。 同时有些系统也希望多核能互相替代使用。 这便导致多核的启动顺序和优先级其实是一个系统自定义的问题。 一个系统可以多核同时启动,每个核根据自己的hart-id决定将运行的代码。 也可以让一个核先启动,然后由先启动的核来启动其他核。 对于低功耗的系统来说,也许由一个核先启动比较好,因为多核同时启动会造成陡然功耗峰值。 假设系统已经处于低电状态,这样的陡然功耗有可能导致系统进入低电重启的死循环直至电池耗尽。 而多核同时启动投票决定初始核有利于支持多核互相替代。 唯一可确定的是,系统中的总核数将来自于系统自动生成的device tree。

相关讨论:https://goo.gl/qQyrgs

RV32E的编译器参数

经讨论,准备为RV32设定专有的编译器ABI配置参数:-march=rv32i -mabi=ilp32e

相关讨论:https://git.io/vFQ47

控制Rocket处理器中定点除法器的延时

Rocket处理器中那个地定点除法器被刻意地配置为最慢模式,即64比特除法需要64周期完成。 该配置地原因有两个,一个是并行除法器会影响处理器的时序,导致处理器的最高频率下降。 另外一个是除法器基本在所有的处理器中都执行较慢,所以会被编译器和程序开发者主动避免。优化除法器的性能提升不大。 如果需要配置并行除法器,减少除法器延时,可改变除法器的divUnroll参数。

GitHub上的讨论:https://git.io/vFQCF

代码更新

Spike支持中断源优先级

Spike (riscv-isa-sim) 指令级彷真器是RISC-V的模板实现。 Priv Spec 1.11 里最新定义的关于不同中断源在同一执行权限下的默认优先级最近被加入到Spike实现中。 现在定义的优先级如下:

非标准外部中断(IRQ) > 外部中断(EIP) > 软件中断(SIP) > 时钟中断(TIP)

riscv-isa-sim的PR #161: https://git.io/vFAc4

rocket-chip 实现了独立的AXI Crossbar

长久以来,rocket-chip只能通过用TileLink-AXI-bridge来实现一个AXI接口的Crossbar总线,而没有一个独立的AXI Crossbar。 近期的一个rocket-chip PR终于提供了AXI Crossbar,从而让一切变得更简单了。

Rocket-Chip的PR #1105: https://git.io/vFQBz

设备描述(DTS)从处理器组挪到SoC级

Rocket-Chip中的设备描述文件(DTS)由硬件描述在编译时自动生成。 曾经的DTS根节点为Rocekt-Chip的Coreplex,即一个含有RISC-V SMP处理器的系统。 现在将DTS升级为全局数据结构,即允许一个SoC上存在多个RISC-V处理器子系统,为异构多核系统做铺垫。

Rocket-Chip的PR #1123: https://git.io/vF56v

GNU MCU Eclipse 版本更新

GNU MCU Eclipse 的 RISC-V 相关软件和插件版本更新:

Spike (riscv-isa-sim) 支持非连续的hartid

Gleb Gagarin 为Spike添加了非连续的hartid支持。不过该支持还未完全验证通过。 在Rocket-Chip等硬件平台上的支持会更加滞后。

具体的参数使用方式: --hartids=<a,b,...> Explicitly specify hartids, default is 0,1,...

riscv-isa-sim的PR #156 https://git.io/vFQWl

实用资料

Booting RISC-V Linux Kernel 的过程 (Palmer All aboard Part6的整理)

Palmer 在 Part6 中开始介绍 risc-v 的 Linux kernel,介绍了booting sequence 以及 RISC-V 针对linux kernel的一些设计。

更多跟boot有关的细节,像是boot on SMP,请参考Palmer的 All aboard Part6

市场相关

Andes 公开了它们的 N25 和 NX25

Andes 推出了它们的 N25核 (32bit) 和 NX25核 (64bit)。同时,这次的推出,为了支援完整的SoC 开发环境,也包含了和 Mentor Graphics, Imperas, Latuerbach, UltraSoC 等公司的合作。

Link1: Andes Announces Advanced SoC Development Environments for V5 AndesCore N25 and NX25 Processors with Tool Partners

Link2: Andes and Imperas Partner to Deliver Models and Virtual Platforms for Andes RISC-V Cores

Analog Bits 的 PLL 和 SERDES IP 加入 SiFive 的 DesignShare program

SiFive 这次加入了跟 Analog Bits 的合作。

Link: Analog Bits to Provide Precision PLL and SERDES IP to DesignShare for SiFive Freedom Platform

Inside Secure 加入基金会,并推出第一个基于RISC-V 的 Root-of-Trust Solution

看起来越来越多hw security的公司加入RISC-V foundation,并推出相关的产品。先前的Dover microsystem也是一个hw security公司。

Link1: Inside Secure Unveils Industry’s First Root-of-Trust Solution based on RISC-V Processor

Link2: Inside Secure Joins RISC-V Foundation

Rambus Selects Codasip Studio for SDK Development of RISC-V Processor

Rambus Security 採用了Codasip 的 SDK 和 Codasip Studio。Codasip有一种叫CodAL的modeling language,可用作High-level design。不知道Rambus Security会用RISC-V来做什么样的产品。看来RISC-V 和 security相关的产品会越来越多。

Link:Rambus Selects Codasip Studio for SDK Development of RISC-V Processor

Microsemi 在其 Mi-V 中採用了 UltraSoc 的产品

Ultrasoc 最近发佈了他们的产品被 Microsemi 的 RISC-V Solution Mi-V 所採用的消息。

Link:UltraSoC selected by Microsemi for growing RISC-V product range

嵌入式工具公司Ashling加入RISC-V基金会

Ashling是一家提供嵌入式软件解决方案和调试工具的公司,这家公司最近加入了基金会。Aahling会在最近的Workshop上演示其地一个RISC-V IDE。

Link: Embedded Toolsprovider Ashling joins RISC-V Foundation http://t.cn/RYULVPb

暴走事件

十一月

十二月

二月

招聘简讯

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整理编集: 宋威、黄柏玮、郭雄飞

贡献者:Shawn C


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